崗位職責(zé)：

1. 完成從RTL/netlist到GDSII的ASIC后端實現(xiàn)，主要包括綜合、APR、PV、IR、以及timing signoff;

2. 配合前端或者中端人員調(diào)試sdc、netlist等；

3. 配合設(shè)計人員和DFT工程師討論時鐘樹結(jié)構(gòu)，優(yōu)化時鐘樹綜合結(jié)果；

4. 研究IP/IO/std cell application guide、以及配合前端和封裝人員優(yōu)化floorplan；

5. 運(yùn)用tcl/perl/python等語言編寫腳本改善工作效率。

崗位要求：

1. 電子工程或相關(guān)專業(yè)本科及以上學(xué)歷；

2. 5年以上SOC后端設(shè)計和流程經(jīng)驗，具有團(tuán)隊管理和項目管理經(jīng)驗優(yōu)先；

3. 有先進(jìn)工藝（12/10/7/6/5nm）后端設(shè)計經(jīng)驗佳；

4. 熟練使用相關(guān)EDA工具，像Innovus/ICC2 DC PT LEC等；

5. 良好的溝通能力和團(tuán)隊協(xié)作能力；

6. 良好的半導(dǎo)體器件和verilog語言基本知識。